CMOS_cmos checksum error

 

1.cmos checksum error

数字值以整数值的形式表示用二进制数制表示的数字值称为二进制数微控制器能够理解“电压高低”、“电流是否流动”、“开还是关”、“1还是0”等问题让我们来思考一下二进制数和十进制数之间的关系首先，我们来看看日常使用的十进制数。

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例如，如果数字是1359（十进制），加1，就变成了1360这样，当十进制数超过9时，它就变成了10，也就发生了进位1359可以如右图中的公式进行拆解这里使用的10³、10²、10¹、100称为“权重”微控制器使用的数据有单位。

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当数据用二进制数表示时，一个数字称为一位可由4位、8位、16位等处理1024位称为1K（Kilo）位请注意，1K并不是1000半字节（nibble）是一个4位的二进制数，代表1个半字节（4位）的数据字节（byte）是一个8位的二进制数，代表1个字节（8位）的数据。

4.cmos checksum错误,请按del键进入设置界面

此外，还可以使用“字”没有“1个字＝多少位”的规定，1个字代表1个数据例如，在4位微控制器中，4位数据有时称为1个字；在16位微控制器中，16位数据有时称为1个字因此，要提前查看在微控制器中1个字的位数是多少，以及如何处理它们。

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要将十进制数100表示为二进制数，首先要用100除以2它能被50整除，余数为0然后，用50除以2得到25，再用25除以2，去掉余数1，继续计算，直到不被整数除掉为止计算结果的余数从下往上逆序排，便将其转换为了二进制数。

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当十进制数100转换为二进制数时，就变成了（1100100）那么如何转换为十六进制数呢？如果用100除以16，就是6，余数为4因此，当十进制数100转换为十六进制数时，就变成了（64）与门（AND）也称为逻辑与门电路。

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与门（AND）逻辑可以看作是一个在满足所有输入条件时输出信号的电路或门（OR）电路称为逻辑或门电路或门（OR）电路可以看作一个输入任何信号时都会输出的电路非门（NOT）电路也称为逻辑非门电路向A输入1时，输出变为0，向A输入0时，输出变为1。

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这样，输入信号反转后输出此处，我们将说明用于比较器的异或（XOR）（*）电路，该比较器用于检查数据不匹配和加法器图中，开关按下的状态定义为打开，拉起的状态定义为关闭在一般逻辑元件中，输出信号由输入信号决定，状态为“1”或“0”。

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但是，有些逻辑元件除了“1”和“0”之外，还有其他状态例如，右图中的电路与非门（NOT)电路相似，但与非门（NOT）电路不同非门（NOT）电路通过将输入信号反相输出数据，该电路将输入数据原样输出如果控制部分设置为“1”（高电平），则输入数据按原样输出。

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但是，如果控制部分设置为“0”（低电平），如图2所示，则输出部分将断开连接，数据无法输出这种断开状态称为高阻抗像这样可以有“1”（高电平）状态、“0”（低电平）状态、高阻抗状态这三种输出状态的电路，称为三态。

当通过一条信号线发送双向信号时使用该电路通过这种方式配置电路，将控制信号从“0”切换到“1”或从“1”切换到“0”，就可以切换信号的方向微控制器采用以上所述各种逻辑电路的组合在这些逻辑电路中，如果输入发生变化，输出也会同时发生变化。

其数据无法存储另一方面，存储过去输入信息的电路称为时序电路（反馈电路）触发器（flip-flop）电路是与微控制器密切相关的存储电路的原型flip-flop一词原意是指“噼啪声”或“状态突然变化”其还有一个名称，叫做双稳态多谐振荡器。

顾名思义，它有两种稳定的状态它由决定状态的输入条件设置此状态被保留或存储，直到给出决定其他状态的输入条件触发器有RS、T、D、JK等，取决于0和1的存储方式人类通过眼睛和耳朵输入信息，通过思维进行计算和记忆。

他们用自己的身体部位说出、写出结果可以说，大脑和神经控制着整个身体统一运动与人类一样，微控制器也会存储开关、键盘、传感器等输入的信息，进行计算，并将结果作为数据输出因此，微控制器还必须满足输入、计算、存储、输出和控制这五个基本要素。

这些称为微控制器的五个要素CPU是由C（Central／中央）、P（Processing／处理）和U（Unit／单元）三个字母组合而成的缩写可以说，CPU位于微控制器的中心，是进行处理的部分“处理”是指增加或减少数据。

因此，CPU被称为中央处理器读取”操作之所以被称为“读取”，是因为它从存储器中读取数据存储器分为代码区和数据区代码区是放置程序的地方数据区是放置数据的地方五个要素中的第三和第四个分别是输入和输出I/O是外部设备与微控制器之间进行数据和信号交换的功能。

有专用于外部设备的外围电路，它们执行数据的输入、输出和通信基本操作包括CPU的“读”和“写”输入／输出称为“端口”，其地址称为“端口地址”根据与外部设备的数据和信号交换，有“输入端口”和“输出端口”总线的类型有三种：数据总线、地址总线和控制总线。

每条总线上的通信都是在另一条总线的配合下进行的数据总线是用于CPU与存储器、CPU与I/O之间交换数据的信号线，并处理存储在指定位置的数据交换的数据包括用于计算的数值、计算结果、外部设备的输入信号和输出到外部设备的信号。

地址总线是用于指定存储器和I/O位置的信号线交换数据时，需要指定数据的发送目的地或数据的存储目的地地址总线指定此位置控制总线是用于指定读取还是写入地址总线指定的位置的信号线当控制总线发出“写入”指令时，地址总线上指定的存储器和I/O接收数据总线上发送的数据。

当控制总线发出“读取”指令时，数据被输出到数据总线要实现产品，需要将硬件（即设备本身）与运行其功能的软件（程序）相结合通过更改程序，可以轻松地进行功能的增减以电饭煲为例，煮饭量的控制，时钟控制，开关控制等。

通过编写程序，并将程序嵌入到微控制器中，对电饭煲进行控制下面我们来看看CPU、指令和数据流CPU从指定的存储器地址读取指令其指令在CPU中被解密它按照指令工作（在右侧的示例中，执行“数据输出到输出端口”）。

关于C语言，ISO和ANSI共同制定了标准*有些微控制器是例外ISO：国际标准化组织ANSI：美国国家标准协会PSW（程序状态字）用于保存操作结果和指令执行结果状态的寄存器由各种标志组成通用寄存器储存数据的存储电路。

根据存储电路的位置，通用寄存器分别称为W、A、B、C、D、E、H、L等储存计算结果的地方称为累加器在TLCS-870/C1中，W、A、B、C、D、E、H、L、IX和IY这十个寄存器具有累加器功能程序计数器（PC）

用于储存存储器地址以读取指令的存储电路ALU（算术逻辑单元）用于执行计算的运算电路指令寄存器用于暂时存储读取指令的存储电路指令解码器对存储在指令寄存器中的指令进行解密，并将其发送到控制单元中断控制电路控制中断功能。

程序计数器（PC）是管理下一步要执行的指令的存储器地址的寄存器每次执行一条指令时，程序计数器指定的地址将＋n（1字指令为＋1，2字指令为＋2）但是，在中断指令等情况下，将存储跳转目标地址发生中断请求时，堆栈用于临时保存在中断发生之前正处于运行状态的程序的标记以及PC值。

中断处理完成之后，将恢复堆栈中保存的标志等信息，并继续运行暂停的程序利用微控制器进行的系统开发可以分为硬件开发和软件开发在硬件开发中，根据系统规格设计硬件部分的电路图根据设计的电路图制作电路板，采购零件。

在软件开发中，根据系统规格设计软件部分的规格根据规范设计执行编码，并通过编译将其转换成机器语言然后一起测试硬件和软件这也称为真机调试此时，要使用仿真器等如果没有发现问题，程序开发完成，开始量产，然后产品发货。

开发软件时，要使用集成开发环境和C编译器集成开发环境集成了编辑器、构建管理器、C编译器、调试器等工具的功能，是一种在软件开发过程中可以无缝重复执行编码、编译和调试等任务的软件工具C编译器是一种用C语言或汇编语言编写的源程序生成机器语言目标文件的软件工具。

通常而言，所有未使用的输入端都应连接到VCC或GND可配置为输出端的双向总线缓冲器（如功能245）的任何引脚（如总线引脚）应通过上拉电阻器连接到VCC或通过下拉电阻器连接到GND建议将缓冲器两端上拉或下拉至相同电位，以避免不必要的电流流动。

但是，请保持总线引脚的输入引脚（如TC74VCXHxxx系列IC的输入引脚）保持为打开状态即使采用典型的CMOS逻辑IC，在其电源接通时因寄生电容导致的大浪涌电流（几毫安量级）仍然会成为一个问题为提高系统可靠性，防止器件损坏和其它故障，它们的输入端可通过上拉电阻器连接到VCC或通过下拉电阻器连接到GND。

由于CMOS逻辑具有非常高的输入阻抗，任何开放的输入端都可能由于周围电场的影响而导致错误的输出值此外，直通电流可能会在VCC和GND的中点流动，从而导致电流增加，并且在最坏的情况下会导致器件损坏除非数据手册中另有说明，否则务必将这些注意事项应用至所有不具有总线保持能力的输入端。

当CMOS IC的输出引脚直接连接到大负载电容时，其传播延迟将增加此外，进出电容的充电／放电电流增加可能会导致噪声或接合引线烧坏由于电流在掉电时流向输出寄生二极管，所以CMOS IC不应直接连接到大负载电容。

如果需要将电容器直接连接到CMOS IC的输出端以增加其延迟时间或过滤噪声，则其电容应为500pF或更小当需要较大的电容时，应在如下所示的IC输出端和电容器之间连接限流电阻（R）具有输出-容限功能的CMOS IC不需要限流电阻（R）来断电。

但可能需要一个限流电阻（R）来限制进入电容的充电电流当电容由于掉电而放电时，电流流向内部保护二极管，该二极管通过输入引脚返回到VCC如果是输入引脚，当电容由于掉电而放电时，电流流向内部保护二极管，并返回至VCC。

因此，大负载电容也不应直接连接到输入引脚最高500pF的电容器可直接连接到CMOS IC的输入端，但如果需要更大的电容器，则应在如下所示的IC输入端和电容器之间连接限流电阻（Rs）负载电容（CL）引起的动态功耗：PL。

PL指外部负载充电和放电时的功耗，如右图所示存储在负载电容上的电荷量（QL）计算如下：QL＝CL*VCCCL：负载电容设输出信号频率为fOUT（＝1/TOUT）则平均电流（IL）表示为：IL＝QL／T＝CL* VCC* fOUT。

因此，动态功耗（PL）为：PL＝VCC* IL＝CL* VCC^2 * fOUT如果一个IC有多个输出，其动态功耗可计算如下：PL＝VCC^2 * Σ（CLn* fOUTn）内部等效电容引起的动态功耗（CPD）：PPD

CMOS逻辑IC具有各种寄生电容，如右图所示这些电容可等效地表示为CPD（实际上，CPD的基于零负载条件下相对较高频率（1MHz）时的功耗计算得出的）PPD是IC的等效电容消耗的功率，可按与PL相同的方式考虑。

但请注意，PPD的计算是基于输入频率（fIN）：PPD＝VCC* IL＝CPD* VCC^2 * fIN在输入侧插入二极管以进行ESD防护如果施加的电压高于VCC或IC关断时施加电压，则输入端和电源之间的二极管可能会导通。

在本例中，IC可能会被产生的大电流破坏通过使用具有输入容限功能的IC，即输入端和电源之间无二极管的IC，可以防止器件损坏如果使用具有掉电保护功能的IC，则可以实现局部掉电为降低功耗，具有两个电压范围（VCC1和VCC2）的系统可以提供。

局部掉电模式，在该模式下，其中由VCC1运行的子系统将被关闭例如，假设在电压范围VCC1使用74VHC系列74VHC系列在输出端和电源之间有一个非预期的寄生二极管因此，当VCC2>VCC1时，该寄生二极管导通。

在这种情况下，IC可能会被产生的大电流破坏使用既没有输入也没有输出寄生二极管的IC（如74VHCT、74LCX和74VCX系列）可以防止器件损坏这些系列提供掉电保护使用CMOS逻辑IC时，应注意开关噪声。

主要噪声类型包括：（a）开关噪声（过冲、欠冲、接地反弹）（b）信号反射（c）串扰噪声见下图以下各小节将详细介绍各类噪声这些噪声是由输出压摆率（di／dt或dv／dt）和输出走线引起的还应注意在多种组合条件下产生的电磁干扰（EMI）噪声和附近电子设备发出的电磁敏感性（EMS）噪声。

降低开关噪声的对策：（1）分别增加和减小VCC和GND线的宽度和长度，以减小它们的电感（2）将旁路电容器放置在CMOS逻辑IC的VCC和GND引脚之间并尽可能使其靠近（参见下图）（3）注意时钟和重置信号。

未使用的门输入端（如驱动器）应连接到VCC或GND将一个低通滤波器连接到使用的门输出端，以消除噪声（4）选择低噪声IC（5）在使用的门输出端添加一个阻尼电阻器（见下图）必须检查输出波形以调整阻尼电阻器的值。

对于高速CMOS逻辑IC，反射会导致信号延迟、振铃、过冲和欠冲增加传输线路反射：典型走线的特性阻抗（*1）为50至150Ω但是高速CMOS逻辑IC的I/O阻抗与典型走线的特性阻抗不同这种阻抗的不匹配将导致一部分发射信号被反射到传输线路的发送端和接收端。

信号反射不影响缓慢上升的输出，因其上升周期与反射信号的上升周期重叠当反射信号上升后返回到输出时，即当下列等式成立时，信号反射才会导致问题： tr < 2T tr：输出信号上升时间 T：从传输线路的发送端到接收端的传播延迟时间。

假设输出上升时间为3ns，沿传输线路的传播延迟时间为5ns/m当传输线路为30cm或更长时，信号反射会产生显著影响*1特性阻抗特性阻抗是传输线路（如电路板迹线、同轴电缆）的特性之一传输线路特性阻抗的一般表达式是Z_0=√（L/C），其中L是单位长度的电感，C是单位长度的电容。

特性阻抗的单位为欧姆（Ω）当50Ω的终端电阻器连接到特性阻抗为50Ω的传输线路末端时，连接点处不会发生信号反射如果特性阻抗与电阻值不匹配，则在连接点处会发生信号反射。

减少信号反射的对策（1）提高电路板组装密度，减少电路板走线的长度，以减小其电感和电容但是在这种情况下，需要注意相邻轨迹之间的串扰（有关串扰，见下页）（2）不要使用输出电流高于必要值的IC（3）提供电气终端，以便CMOS逻辑IC的I/O阻抗与传输线路的特性阻抗匹配。

串扰噪声是由并行延伸的两条相邻传输线路（分别称为干扰线路和受干扰线路）之间的电容或电感耦合引起的关于串扰，应注意快速上升或下降的信号当此类信号通过传输线路时，串扰噪声将在相邻的线路（受干扰线路）中产生并且在与干扰信号相同的方向和与干扰信号相反的方向上同时传播。

由于串扰传播的速度与干扰信号的速度相等，因此在与干扰信号相同方向上传播的串扰噪声（称为远端串扰）将显示为脉冲状噪声另一方面，当干扰信号沿线路传播时，沿相反方向传播的串扰噪声（称为近端串扰）保持恒定水平串扰噪声也沿着干扰线路传播，然后返回到受干扰线路。

通常，可以按以下方法防止串扰串扰应对措施：在并行走线之间添加接地走线（或者使用多层电路板，其中低阻抗层（如VCC或GND层）位于信号层之间）减少并行运行的走线长度如果是多层电路板，在相互正交的交替层上走线（参见右侧图）。

增加走线之间的间距如果是由OR（或）、AND（与）和其它门组成的多输入组合逻辑，输入信号变化时序的微小差异会导致短暂的须状脉冲，这即是所谓的危害使用下图所示的电路，让我们看一下危险是如何因信号延迟的差异而发生的。

假设A和B同时发生信号上升沿施加到B的信号通过反相器到达AND（与）门由于从B进入AND（与）门的信号因反相器而延迟，AND（与）门将在不同的时序接收到输入信号A和C，所以可能会在Y输出处产生高脉冲危害的对策

组合逻辑的设计应确保避免从输入的同步变化产生所需的输出值使用触发器调整输出时序也有助于消除危害除了信号时序差异外，缓慢变化的输入也可能导致危害使用带有施密特触发器输入的逻辑门，可以防止因缓慢变化的输入引起的危害。

同步时序电路的输出有可能会维持一种称为亚稳态的不稳定平衡状态，具体将取决于将被锁存的数据信号相对于时钟信号的时序当不满足数据表中显示的输入建立和保持时间（ts和th）要求时，时序电路将进入亚稳态当有源输入（如时钟信号）和无源输入（如数据信号）彼此异步时，可能发生亚稳态。

为防止时序电路进入亚稳态，必须满足数据表中所示的推荐时序条件例如，当CK和D输入异步时，它们可以如下所示进行同步但在这种情况下，应注意CK的周期和传播延迟如果它们接近，数据信号可能不会传播到第二个触发器。

图5.3所示的同步器由两个触发器组成第一个触发器将防止tpd增加并防止危害转移到第二个触发器的输出即使在这种情况下，当CK1和CK2之间的相位差接近第一个触发器的CK至Q延迟（tpd）时，仍需注意锁存是由可控硅整流器（SCR）产生的CMOS集成电路的特有现象。

让我们以n基板上形成的CMOS逻辑IC为例进行说明CMOS逻辑IC具有各种寄生双极晶体管（Q1至Q6），内部将形成双向可控硅电路锁存的一个常见原因是CMOS IC输入或输出引脚上的噪声、浪涌电压或浪涌电流过大。

另一个原因是供电电压发生急剧变化在这种情况下，内部双向可控硅电路将导通，导致即使在触发信号断开时仍有过大的电流继续在VCC和GND之间流动，最终导致IC损坏

带有寄生元件的CMOS逻辑IC的等效电路下面简要介绍导致锁存的过程下图显示了包含寄生结构的CMOS电路的等效电路在n沟道MOSFET侧的p阱中形成NPN晶体管（Q2），而在p沟道MOSFET侧的n基板中形成PNP晶体管（Q1）。

寄生电阻（RS和RW）也存在于IC引脚之间寄生元件（Q1和Q2）形成晶闸管例如，如果电流由于外部原因流入n基板，则n基板中的电阻器RS将发生电压降结果，Q1导通，使得电流从VCC经由p阱中的电阻器RW流向GND。

流过RW的电流在RW上产生一个电压差，这使得Q2导通，使电流流过RS由于这将进一步增加RS上的电压差，所以Q1和Q2保持导通因此，电流继续增加如上所述，当p阱中的RW和n基板中的RS都发生电压差时，CMOS IC将出现锁存问题。

锁存的对策在额定条件下使用如果对IC施加过大的浪涌，建议如下图所示在IC接口增加一个保护电路CMOS逻辑IC提供符合国际标准的静电放电（ESD）抗扰度接触较高的静电放电可能会导致CMOS逻辑IC故障或永久性损坏。

因为CMOS逻辑IC输入门的氧化膜非常薄（几百至几千埃），所以它可能会被几百到几千伏特的ESD损坏为防止这种情况，每个输入引脚通常提供ESD保护电路但这种保护有限对可能接触过度ESD的输入端插入外部ESD保护二极管。

（例如，连接到电路板外部接口的输入端）我们提供多种ESD模型下面介绍一种主要的ESD模型人体模型（HBM）该模型的特点是易受人体可能产生的ESD损害的影响关于人体电容有许多讨论对于静电放电抗扰度测试，将使用一个。

100pF电容器和一个1500Ω放电电阻器模拟带电人体。在测试过程中，电容器充满电，然后通过电阻器放电。HBM测试电路如下所示。