第十九章 DDR4设计概述及PCB设计要点介绍_ddr4原理图设计

 

1.ddr4设计概述以及分析仿真案例

第十九章 DDR4设计概述及PCB设计要点介绍 DDR4已于2012年发布正式规范，至今已经有9年的时间，它从DDR3演化而来的，它比早期DRAM产品具有更低的功耗、更高的性能和更好的可制造性，目前也应用于各类产品中。

2.ddr4设计规则

虽然DDR4性能更好，但目前还是出于DDR3和DDR4共存的状态DDR3和DDR4在协议上有一些差异，但是在原理方案设计上大体是相同的，DDR4的设计相对复杂一些本章以DDR4作为主要对象，介绍DDR4的PCB设计。

3.ddr4电路设计

DDR4设计概述及PCB设计要点第一讲：DDR4信号分组 DDR4新增了许多功能，数据信号，地址信号，包括电源都有更新，分组的时候我们需要弄清楚这些新增的信号应该归到哪一类，方便后续的布线，等长处理等。

4.ddr4设计规范

数据信号的分组如图19-1所示地址信号的分组如图19-2所示标记部分为DDR4相对于DDR3新增或者有更新的信号

5.ddr4 pcb布线规范

图19-1 数据信号的分组

6.ddr4基本原理

图19-2 地址信号的分组 DDR4设计概述及PCB设计要点第二讲：DDR4布局要求

7.ddr4电路

DDR4布局的基本要求如下：（1）地址线布局布线需使用Fly-by的拓扑结构，不可使用T型，拓扑过孔到管脚的长度尽量短，长度在150mil左右；（2）VTT上拉电阻放置在相应网络的末端，即靠近最后一个DDR4颗粒的位置放置；注意VTT上拉电阻到DDR4颗粒的走线越短越好，走线长度小于500mil；每个VTT上拉电阻对应放置一个VTT的滤波电容（最多两个电阻共用一个电容）。

8.ddr4的工作原理

（3）CPU端和DDR4颗粒端，每个引脚对应一个滤波电容，滤波电容尽可能靠近引脚放置线短而粗，回路尽量短；CPU和颗粒周边均匀摆放一些储能电容，DDR4颗粒每片至少有一个储能电容布局如图19-3所示

9.ddr硬件设计

图19-3 DDR4布局 DDR4设计概述及PCB设计要点第三讲

10.ddr4详解

： DDR4布线要求DDR4布线的基本要求如下：（1）所有单端信号控制50ohm阻抗，差分线控制100ohm阻抗；（2）除了从焊盘到过孔之间的短线外，所有的走线都必须走带状线，即内层走线；（3）所有的内层走线都要求夹在两个参考平面之间，及相邻层不要有信号层，这样可以避免串扰和跨分割，走线到平面的边缘必须保持4mil以上的间距；

（4）Flyby拓扑要求stub走线很短，当stub走线相对于信号边沿变化率很短时，stub支线和负载呈容性负载引入的电容，实际被分摊到了走线上，所以造成走线的单位电容增加，从而降低了走线的有效阻抗所以在设计中，我们应该将负载部分的走线设计为较高阻抗，最直接有效的方式就是减小支线线宽。

经过负载电容的平均后，负载部分的走线才会和主线阻抗保持一致，从而达到阻抗连续，降低反射的效果如图19-4所示

图19-4容性负载补偿（1）数据线参考面优先两边都是GND，接受一边地，一边自身电源，但是到GND平面的距离要比到电源平面的距离要近；对于地址线，控制信号，CLK来说，参考面首选GND和VDD，也可以选GND和GND。

如图19-5所示

图19-5 数据线地址线参考面选取（6）所有的DQ线必须同组同层，地址线是否同层不做要求 DDR4设计概述及PCB设计要点第四讲： DDR4走线线宽和线间距DDR4走线线宽和线间距要求如下：。

（1）线宽和线间距必须满足阻抗控制，即单端线50ohm，差分线100ohmZQ属于模拟信号，布线尽可能短，并且阻抗越低越好，所以尽可能的把线走宽一点，建议3倍50ohm阻抗控制的线宽；（2）DQ和DBI数据线，组内要求满足3W间距，与其他组外信号之间保持至少4W；。

（3）DQS和CLK距离其他信号间距做到5W以上；（4）在过孔比较密集的BGA区域，同组内的数据线，地址线的间距可以缩小到2W，但是要求这样的走线尽可能的短，并且尽可能的走直线；（5）如果空间允许，所有的信号线走线之间的间距尽可能的保证均匀美观；

（6）内存信号与其他非内存信号之间应该保证4倍的介质层高的距离。DDR4部分布线如图19-6所示。

图19-6 DDR4布线 DDR4设计概述及PCB设计要点第五讲：DDR4等长要求

DDR4等长要求如下：（1）数据走线尽量短，不要超过2000mil，分组做等长，组内等长参考DQS误差范围控制在+/-5mil；（2）地址线、控制线、时钟线作为一组等长，组内等长参考CLK误差范围控制在+/-10mil；

（3）DQS、时钟差分线对内误差范围控制在+/-2mil；（4）RESET和ALERT不需要做等长控制（5）信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导入软件中；（6）因有些IC内核设计比较特别，按新品设计指导书或说明按参考板做，特别是Intel，AMD的芯片，请特别留意芯片手册要求；

DDR4等长规则设置如图19-7,19-8所示。

图19-7所示 数据线等长规则

图19-8 地址线等长规则设置 DDR4设计概述及PCB设计要点第六讲：DDR4电源处理

（1）VDD（1.2V）电源是DDR4的核心电源，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给VDD（1.2V）；VDD的容差要求是5%，详细在JEDEC里有叙述通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电容完整性。

1.2V电源设计如图19-9所示

图19-9 DDR4 1.2V电源平面（2）VTT（0.6V）电源，它不仅有严格的容差性，而且还有很大的瞬间电流；可以通过增加去耦电容来实现它的目标阻抗；由于VTT是集中在上拉电阻处，不是很分散，且对电流有一定的要求，在处理VTT电源时，一般是在元件面同层通过铺铜直接连接，铜皮要有一定宽度（120mil）。

如图19-10所示

图19-10 VTT电源处理（2）VREF（0.6V）VREF要求更加严格的容差性，但是它承载的电流比较小。

它不需要非常宽的走线，且通过一两个去耦电容就可以达到目标阻抗的要求因其相对比较独立，电流也不大，布线处理时建议用与器件同层的铜皮或走线直接连接，无须再电源平面层为其分配电源注意铺铜或走线时，要先经过电容再接到芯片的电源引脚，不要从分压电阻那里直接接到芯片的电源引脚。

如图19-11所示

9-11 VTEF电源处理（4）VPP（2.5V）内存的激活供电，容差相对宽松，最小2.375V，最大2.75V电流也不是很大，一般走根粗线或者画块小铜皮即可，如图19-12所示。

图19-12 VPP电源处理本章向读者介绍DDR4设计的思路和重要信号、电源设计的一些要点注意事项。

相关视频已上传至EDA无忧学堂（http://www.eda580.net），读者可根据学习需要进行观看学习。