PCB设计-DDR3的设计规范_ddr3电路

1.ddr3设计指导

布局要求：1、DDR3颗粒之间的间距根据实际情况调整，建议DDR3丝印框间距2~3mm为宜2、DDR3一般采用“Fly-By”拓扑结构，数据位端靠近控制器摆放并且按数据线按照低位到高位（高位到低位）依次排列。

2.ddr3布线规范

3、终端电阻放置在最后一片数据高位的末端，并且位置控制在700mil以内4、VTT/VREF电源芯片尽量靠近终端电阻摆放，尽量满足表层铺铜，并且相关电源滤波电容尽量靠近DDR3电源管脚摆放 5、时钟线并联端接100ohm电阻放置于最后一片数据高位处，长度尽量短。

3.ddr3硬件设计

6、具有ECC校验时，校验位放置于第一片此处的反射最大阻抗要求：1、单线阻抗：DDR3所有单端信号，主线阻抗控制40欧姆、负载阻抗60欧姆；2、差分阻抗：数据选通信号、时钟信号差分阻抗控制85欧姆时钟布线要求：

4.ddr3布局设计规范

1、差分布线，差分阻抗85欧姆，差分线对内误差±5mil；2、所有DDR 的差分时钟线CK 与CK#尽量在同层布线，CLK 对内±5mil等长；3、与其它信号的边缘间距要大于25mil；4、时钟线与DQS的无等长要求。

5.ddr3硬件电路常见问题

数据组布线要求：1、DQS/DQS#为差分布线差分线误差±5mil，差分阻抗85 欧姆；2、同组信号Data、 Data strobe 、 Data mask同层走线以GND为参考平面回流，不跨平面分割，组内长度之间误差为±5mil；。

6.ddr3电路图

3、同信道的DQS一般走线在DQ 中间；DQS与其他信号间距控制尽量在4W同组内DQ 与DQM 以DQS 为基准等长4、LANE Group之间等长要求差为800mil ；地址控制命令组布线要求：1、按“Fly-By”拓补走线，并且DDR3互连处尽量在同层布线，保证其传输环境的一致性。

7.ddr3原理图设计

2、参考平面可选择Ground或Power不可跨越分割槽，为提供完整的低阻抗回流路径3、Address 、Control 、Command从控制器到每一片DDR3组内误差为±10mil4、Address 、Control 、 Command与Ck等长即可。

8.ddr4 pcb设计

电源完整性：1、VDD：容差要求是5%，通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性2、VTT：a、用于端接地址、命令、 控制信号线，VTT 用Rt 端接地址/控制/命令信号线，VTT=VDDQ/2=0.75V；并不端接时钟线，具有很大的瞬间电流，最终可以通过增加去耦电容的数量来实现目标阻抗匹配。

9.ddr3pcb布线图

b、走线宽度：峰值电流可以达到3.5A，建议在表层大面积的孤岛铺铜，宽度至少150milc、上拉电阻：常用排阻，通常直接放置在VTT铜皮上就近打孔d、去耦电容：每4个电阻（或一个排阻）放置一个去耦电容，常用0.1uF。

10.ddr3接口及典型电路

e、储能电容：在VTT孤岛铜两端各放置两个电容，常用4.7uF、220uF电容3、VREF：a、产生电路参考电压，需求的电流相当小，小于3mA，但是需要确保VREF的AC Noise保持在±25mv否则会引起时序的误差以及抖动等不确定的行为。

b、走线宽度：建议20mil~25milc、走线间距：建议20mil以上d、去耦电容：尽量靠近器件的管脚摆放，常用100nF和1nF注：VTT 与VREF 走线在同一层，必须具有150mil的距离，推荐它们在不同层。